1. Repositorio Digital de Ciencia y Cultura de El Salvador REDICCES
  2. UDB - Universidad Don Bosco
  3. Investigación (UDB)
  4. Revista Científica No. 06, diciembre 2005 (UDB)
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Campo DC Valor Lengua/Idioma
dc.contributorUniversidad Don Bosco-
dc.creatorMedrano, Guillermo Isaac-
dc.date2013-11-01T14:07:50Z-
dc.date2013-11-01T14:07:50Z-
dc.date2005-12-
dc.date.accessioned2015-03-17T23:48:13Z-
dc.date.available2015-03-17T23:48:13Z-
dc.date.issued2015-03-17-
dc.identifierMedrano, Guillermo Isaac. (Diciembre, 2005). Circuíto integrado modular para la síntesis digital de señales de reloj libre de programación. Científica, No. 6, p. 71-78. ISSN: 1814-6309-
dc.identifier1814-6309-
dc.identifierhttp://hdl.handle.net/123456789/1135-
dc.identifier.urihttp://hdl.handle.net/10972/2159-
dc.descriptionEl presente artículo trata de la implementación de un circuito sintetizador de frecuencias (generador de señales de reloj) como parte de un proyecto que se lleva a cabo en Philips Semiconductores. El circuito fue implementado utilizando herramientas de diseño digital tales como Lenguaje HDL (Verilog) y Sintetizadores de Circuito (Ambit). Al final del artículo se presenta una comparación entre el sistema propuesto y las soluciones convencionales. El circuito fue implementado hasta la fase simulación pos-síntesis (específicamente Generación de Prueba y Simulación de Fallas).-
dc.format8 p.-
dc.formatapplication/pdf-
dc.languagespa-
dc.publisherEditorial Universidad Don Bosco-
dc.relationReproducción del documento original-
dc.relationRevista Científica, 2005, No. 6, p. 71-78-
dc.rights© Universidad Don Bosco-
dc.rightsinfo:eu-repo/semantics/openAccess-
dc.subjectCientífica-
dc.subjectCircuíto-
dc.subjectFrecuencia-
dc.subjectLenguaje HDL-
dc.titleCircuíto integrado modular para la síntesis digital de señales de reloj libre de programación-
dc.typeinfo:eu-repo/semantics/article-
dc.typeinfo:eu-repo/semantics/publishedVersion-
Aparece en las colecciones: Revista Científica No. 06, diciembre 2005 (UDB)

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